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【2h】

Formal Verification of Analog Circuits in the Presence of Noise and Process Variation

机译：存在噪声和过程变化时模拟电路的形式验证

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作者
Rajeev Narayanan; Behzad Akbarpour; Mohamedh. Zaki; Sofiène Tahar; Lawrence C. Paulson;
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年度 2010
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1. Statistical Run-Time Verification of Analog Circuits in Presence of Noise and Process Variation [J] . Narayanan, R., Seghaier, IEEE transactions on very large scale integration (VLSI) systems . 2013,第10期

机译：存在噪声和过程变化时模拟电路的统计运行时验证
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机译：利用边界优化进行模拟电路的半形式验证
4. Formal verification of analog circuits in the presence of noise and process variation [C] . Narayanan, R., Akbarpour, B., Zaki, M.H., Design, Automation & Test in Europe Conference & Exhibition;DATE 10 . 2010

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5. Efficient, sound formal verification for analog/mixed-signal circuits [D] . Fisher, Andrew N. 2015

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7. Statistical Run-Time Verification of Analog Circuits in Presence of Noise and Process Variation [O] . Narayanan Rajeev, Seghair Ibtissem, Zaki Mohamed H., 2012

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